株式会社富士通研究所は、56 Gbpsで電気信号を受信することが可能な受信回路を開発しましたと言います。これは、現在の最先端の機器内のCPU間の二重のデータ通信速度であり、かつ高性能なサーバやスーパーコンピュータの次の世代の開発における重要なステップである、と同社は言う。
近年、サーバの立ち上がりデータ処理速度は一緒にCPU等のチップ間のデータ通信の速度を高めると共に、増加CPUの性能を意味している。しかし、これに対する一つの障害は、入力信号中の劣化した波形を補正する回路の性能となっている。
富士通研究所は処理を並列化し、その速度を2倍にするための回路の動作周波数を上げる、入力信号中の品質劣化を補正回路では、新しい「先読み」アーキテクチャを使用しています。
この技術の詳細は、ハワイ（VLSI回路プレゼンテーション11月2日）で6月9日に開いた、超高集積回路上の2014シンポジウムで発表されています。
迅速な意思決定は重要で
高性能サーバ、次世代のために、目標は、56 GbpsのCPUと他のチップとの間のデータの通信速度を倍にすることである。一方、オプティカル·インターネットワーキング·フォーラム（OIF）が（「OIFは56 Gbpsの電気インタフェースのプロジェクトを起動する」を参照）、シャーシ間の光伝送に用いられる光モジュールの56 Gbpsの標準化に取り組んできました。
受信回路を高速化する一つの方法は、劣化した入力信号波形（図を参照）を補償する判定帰還型等化器（DFE）回路の処理性能を改善することである。DFEの原理がオン基づいて入力信号を補正することである前のビットのビット値と入力信号の変化を強調しますが、実際の回路設計が事前定義された2修正した候補の間で選択することによって動作します。以前のビット値が0であった場合、補正処理が0から1への変化を強調するために、入力信号（添加剤）に正の補正を適用する前のビット値が1であった場合は、入力に負の補正を適用する別の0を受信した場合は1から0の変化を強調するための信号（サブトラクティブ）。、プラス補正信号レベルを上げるではなく、1/0判定回路のための問題を作成すると同じようなレベルになります。
出典：富士通研究所
富士通研究所は、新しいアプローチは、前のビットの選択結果に基づいて、両候補を予め算出し、同時の値を決定した後、前のビットの値と現在のビットを決定する「先読み」方法を取っ前の2つのビットのビット。これは56 Gbpsで動作することができ、受信回路で、その結果、計算時間を短縮します。
一度DFEつのビットを適用する複数の先見回路によっても、これらのプロセスを並列化すること、互いに独立して動作することができる。並列化は、各ホールド回路は、同期されているの入力及び出力と、選択回路と先読み回路との間に挿入ホールド回路によって達成される。
先見回路のための計算時間はおおよそセレクタの選択時間と同じであるため、全体の計算時間は、セレクタの数に依存するので、4ビットのシステムでは、2つのセレクタが必要である。これは、計算が安全に56 Gbpsの所望のデータ伝送速度のわずか四分の一で動作する電子回路を完成させることができることを意味する。結論は、56 Gbpsでデータを受信するために14 Gbpsの電子機器を使用することが可能になることである。
この技術により、ピン数を増加させることなく、CPU性能が倍増しても、将来のサーバやスーパーコンピュータのCPU間の通信の帯域幅を増加させるために、数多くのCPUが相互接続され、富士通研究所が主張する大規模システムにおいてパフォーマンスの向上に貢献することができる。
また、光モジュール通信用の規格に準拠し、OIF-CEI-28G光モジュールの通信において400 Gbpsイーサネットに比べて、パラレル（レーン数）で実行されている回路の数は小さくを考慮して、半分にすることができる光モジュールは、より少ない電力で実行されている、より高いシステムパフォーマンス。
富士通研究所は、2016年度中の実用化を目標に、CPUや光モジュールのインターフェイスにこの技術を適用する予定である。同社は、次世代サーバ、スーパーコンピュータ、および他の製品への適用を検討していると言います。
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